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Figures
8
November 2002 − Revised January 2005SPRS205D
List of Figures
Figure Page
2−1 179-Terminal GHH and ZHH Ball Grid Array (Bottom View) 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 144-Pin PGE Low-Profile Quad Flatpack (Top View) 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1 Block Diagram of the TMS320VC5509A 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2 TMS320VC5509A Memory Map (PGE Package) 34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3 TMS320VC5509A Memory Map (GHH and ZHH Packages) 35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4 DMA_CCR Bit Locations 38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5 External Bus Selection Register 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−6 Parallel Port Signal Routing 43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−7 Parallel Port (EMIF) Signal Interface 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−8 I/O Direction Register (IODIR) Bit Layout 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−9 I/O Data Register (IODATA) Bit Layout 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−10 Address/GPIO Enable Register (AGPIOEN) Bit Layout 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11 Address/GPIO Direction Register (AGPIODIR) Bit Layout 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−12 Address/GPIO Data Register (AGPIODATA) Bit Layout 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−13 EHPI GPIO Enable Register (EHPIGPIOEN) Bit Layout 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−14 EHPI GPIO Direction Register (EHPIGPIODIR) Bit Layout 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−15 EHPI GPIO Data Register (EHPIGPIODATA) Bit Layout 50. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−16 System Register Bit Locations 51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−17 USB Clock Generation 51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−18 USB PLL Selection and Status Register Bit Layout 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−19 USB APLL Clock Mode Register Bit Layout 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−20 IFR0 and IER0 Bit Locations 74. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−21 IFR1 and IER1 Bit Locations 75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−1 Device Nomenclature for the TMS320VC5509A 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−1 3.3-V Test Load Circuit 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2 Internal System Oscillator With External Crystal 88. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−3 Bypass Mode Clock Timings 90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4 External Multiply-by-N Clock Timings 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5 Real-Time Clock Oscillator With External Crystal 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6 Asynchronous Memory Read Timings 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7 Asynchronous Memory Write Timings 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8 Three SDRAM Read Commands 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9 Three SDRAM WRT Commands 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10 SDRAM ACTV Command 99. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−11 SDRAM DCAB Command 100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−12 SDRAM REFR Command 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .