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TMS320VC5509APGE

Part # TMS320VC5509APGE
Description FIXED POINT DIGITAL SIGNAL PROCESSOR -DSP, 32 BIT, 200MHZ
Category IC
Availability Out of Stock
Qty 0
Qty Price
1 + $22.73692

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Technical Document


DISCLAIMER: The information provided herein is solely for informational purposes. Customers must be aware of the suitability of this product for their application, and consider that variable factors such as Manufacturer, Product Category, Date Codes, Pictures and Descriptions may differ from available inventory.

Revision History
4
November 2002 − Revised January 2005SPRS205D
PAGE(S)
NO.
ADDITIONS/CHANGES/DELETIONS
79 Figure 4−1, Device Nomenclature for the TMS320VC5509A:
− added 179-terminal ZHH package to PACKAGE TYPE
126 Figure 5−32, EHPI Nonmultiplexed Read/Write Timings:
− updated “The falling edge of HCS must occur concurrent with or before the falling edge of HDS ...” footnote
127 Figure 5−33, EHPI Multiplexed Memory (HPID) Read/Write Timings Without Autoincrement:
− updated “The falling edge of HCS must occur concurrent with or before the falling edge of HDS ...” footnote
128 Figure 5−34, EHPI Multiplexed Memory (HPID) Read Timings With Autoincrement:
− updated “The falling edge of HCS must occur concurrent with or before the falling edge of HDS ...” footnote
129 Figure 5−35, EHPI Multiplexed Memory (HPID) Write Timings With Autoincrement:
− updated “The falling edge of HCS must occur concurrent with or before the falling edge of HDS ...” footnote
130 Figure 5−36, EHPI Multiplexed Register Read/Write Timings:
− updated “The falling edge of HCS must occur concurrent with or before the falling edge of HDS ...” footnote
139 Section 6, Mechanical Data:
− added new Section 6.1, Package Thermal Resistance Characteristics
− added new Section 6.2, Packaging Information
139 Table 6−1, Thermal Resistance Characteristics (Ambient):
− added ZHH data
139 Table 6−2, Thermal Resistance Characteristics (Case):
− added ZHH data
Contents
5
November 2002 − Revised January 2005 SPRS205D
Contents
Section Page
1 TMS320VC5509A Features 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 Introduction 14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1 Description 14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 Pin Assignments 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Terminal Assignments for the GHH and ZHH Packages 15. . . . . . . . . . . . . . . . . . . . . .
2.2.2 Pin Assignments for the PGE Package 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 Signal Descriptions 19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3 Functional Overview 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1 Memory 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 On-Chip Dual-Access RAM (DARAM) 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.2 On-Chip Single-Access RAM (SARAM) 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3 On-Chip Read-Only Memory (ROM) 33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4 Memory Map 33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.5 Boot Configuration 36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 Peripherals 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 Direct Memory Access (DMA) Controller 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 DMA Channel Control Register (DMA_CCR) 38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 I
2
C Interface 39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 Configurable External Buses 39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1 External Bus Selection Register (EBSR) 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2 Parallel Port 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.3 Parallel Port Signal Routing 43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.4 Serial Ports 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6 General-Purpose Input/Output (GPIO) Ports 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.1 Dedicated General-Purpose I/O 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.2 Address Bus General-Purpose I/O 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.3 EHPI General-Purpose I/O 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7 System Register 51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8 USB Clock Generation 51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9 Memory-Mapped Registers 54. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10 Peripheral Register Description 56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11 Interrupts 73. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.1 IFR and IER Registers 74. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.2 Interrupt Timing 76. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.3 Waking Up From IDLE Condition 76. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.4 Idling Clock Domain When External Parallel Bus Operating in EHPI Mode 76. . . . . .
4 Support 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1 Notices Concerning JTAG (IEEE 1149.1) Boundary Scan Test Capability 77. . . . . . . . . . . . . . . . .
4.1.1 Initialization Requirements for Boundary Scan Test 77. . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2 Boundary Scan Description Language (BSDL) Model 77. . . . . . . . . . . . . . . . . . . . . . . .
Contents
6
November 2002 − Revised January 2005SPRS205D
Section Page
4.2 Documentation Support 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3 Device and Development-Support Tool Nomenclature 78. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4 TMS320VC5509A Device Nomenclature 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5 Electrical Specifications 80. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1 Absolute Maximum Ratings 80. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 Recommended Operating Conditions 81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 Recommended Operating Conditions for CV
DD
= 1.2 V (108 MHz) 81. . . . . . . . . . . . .
5.2.2 Recommended Operating Conditions for CV
DD
= 1.35 V (144 MHz) 82. . . . . . . . . . . .
5.2.3 Recommended Operating Conditions for CV
DD
= 1.6 V (200 MHz) 83. . . . . . . . . . . . .
5.3 Electrical Characteristics 84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 Electrical Characteristics Over Recommended Operating Case Temperature
Range for CV
DD
= 1.2 V (108 MHz) 84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.2 Electrical Characteristics Over Recommended Operating Case Temperature
Range for CV
DD
= 1.35 V (144 MHz) 85. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.3 Electrical Characteristics Over Recommended Operating Case Temperature
Range for CV
DD
= 1.6 V (200 MHz) 86. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4 ESD Performance 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5 Timing Parameter Symbology 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6 Clock Options 88. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.1 Internal System Oscillator With External Crystal 88. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.2 Layout Considerations 89. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.3 Clock Generation in Bypass Mode (DPLL Disabled) 90. . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.4 Clock Generation in Lock Mode (DPLL Synthesis Enabled) 91. . . . . . . . . . . . . . . . . . .
5.6.5 Real-Time Clock Oscillator With External Crystal 92. . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7 Memory Interface Timings 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.1 Asynchronous Memory Timings 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.2 Synchronous DRAM (SDRAM) Timings 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8 Reset Timings 104. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.1 Power-Up Reset (On-Chip Oscillator Active) 104. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.2 Power-Up Reset (On-Chip Oscillator Inactive) 105. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.3 Warm Reset 106. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9 External Interrupt Timings 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 Wake-Up From IDLE 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.11 XF Timings 108. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.12 General-Purpose Input/Output (GPIOx) Timings 109. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.13 TIN/TOUT Timings (Timer0 Only) 110. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14 Multichannel Buffered Serial Port (McBSP) Timings 111. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.1 McBSP0 Timings 111. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.2 McBSP1 and McBSP2 Timings 113. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.3 McBSP as SPI Master or Slave Timings 116. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.4 McBSP General-Purpose I/O Timings 124. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.15 Enhanced Host-Port Interface (EHPI) Timings 125. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.16 I
2
C Timings 131. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.17 MultiMedia Card (MMC) Timings 134. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.18 Secure Digital (SD) Card Timings 135. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.19 Universal Serial Bus (USB) Timings 136. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.20 ADC Timings 138. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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